宽频带数字锁相环设计及基于FPGA的实现

摘要：

简要介绍了一种在FPGA中实现全数字锁相环(DPLL)的原理与方法,重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程.文中采用较为简单的方法实现了捕获时间小而捕获带宽又相当宽的全数字锁相环,解决了"捕获时间"和"捕获带宽"指标相互矛盾的问题.可直接用于同步串行通信中二进制码流的同步时钟的恢复,且可自动跟踪接收码流速率的变换.该设计是基于FPGA的模块化设计,便于其他数字系统设计及通信系统的移植和集成.

关键词：DPLL、FPGA、数字环路滤波器、时钟恢复、宽频带

所属期刊栏目：29

分类号：TP3(计算技术、计算机技术)

在线出版日期：2006-12-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：103-106,121