12位100MHz流水线型ADC行为级建模与仿真

摘要：

为了提高大规模集成电路的设计效率,该文通过Verilog-A对子ADC、MADC电路、数字校正电路等关键单元进行建模,最后得到12比特100MHZ的流水线型ADC模型,采用Cadence的Spectre仿真器进行仿真验证.通过仿真结果验证得到SNDR为72.9465dB,SNR为72.9484dB距离理想的12比特ADC模型的SNR只差1.0516dB,ENOD为11.8155距离理想的12比特ADC的ENOD只差0.1845,以此验证了本文的ADC是高速有效的ADC模型.

关键词：Verilog-A、行为级建模、流水线型ADC

所属期刊栏目：12

分类号：TP311(计算技术、计算机技术)

在线出版日期：2016-10-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：236-238