一种用于SerDes系统的自适应锁相环设计

摘要：

根据SerDes误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型，给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构，极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两种电源供电，输出时钟频率范围为400～2000 MHz，适用于0.8～4 Gbit/s传输速率的SerDes。样品电路测试表明，输出时钟频率为2GHz时，时钟均方根抖动为1.68ps，功耗为14mW，芯片面积为0.0704mm2。

关键词：串行器/解串器、锁相环、鉴频鉴相器、分频器、压控振荡器

分类号：TN911.8

在线出版日期：2015-06-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：213-215