基于FPGA的数字频率计设计
该文运用VHDL硬件描述语言进行数字频率计设计,频率计主要通过闸门控制电路产生计数周期为1s,清零周期为0.5s,2s为一个周期的测量信号频率。并通过计数器记录频率值,最后通过数码显示电路显示被测信号频率值。该文设计一个6位频率计,可以测量1~999999Hz的信号频率。
闸门控制电路、计数器、寄存器、动态扫描显示电路
TP391(计算技术、计算机技术)
2014-08-23(万方平台首次上网日期,不代表论文的发表时间)
共3页
4911-4912,4930
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闸门控制电路、计数器、寄存器、动态扫描显示电路
TP391(计算技术、计算机技术)
2014-08-23(万方平台首次上网日期,不代表论文的发表时间)
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4911-4912,4930
国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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