对AES算法硬件实现的面积优化的研究

摘要：

本文从AES算法入手,对有效缩减面积的多类硬件实现方法设计进行了研究.这些方法主要有三类:对单独的层(layer)分别进行优化;将相邻的层组合在一起进行优化;将加解密的相关模块集成优化.最后,基于SMIC0.18CMOS工艺,提出了一种有效缩减面积的设计,在满足实用要求的情况下,该设计有效的减少了芯片的面积.

关键词：AES、优化、单独模块、相邻层联合、加解密集成

所属期刊栏目：4

分类号：TP301(计算技术、计算机技术)

在线出版日期：2008-04-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：1097-1099