JPEG2000全并行位平面编码器的VLSI设计验证

摘要：

研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码；每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路结构,仅需259个周期就可处理完32×32的小波子带,同时保持了较低的硬件开销.FPGA综合结果表明,系统时钟可以综合到76.355 MHz,达到301.9 Mcoefficient/sec的处理能力,可满足现有图像实时处理要求.

关键词：JPEG2000、位平面编码、通道并行、位平面并行、VLSI

所属期刊栏目：41

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家高技术研究发展计划863计划资助项目2009AA11Z219

在线出版日期：2012-03-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1132-1136