10Gbit/s 0.18μm CMOS1:4分接集成电路

摘要：

研究了万兆以太网接收芯片结构,并在此基础上设计、流片和测试了高速1∶4分接芯片,采用0.18 μm CMOS工艺设计的1∶4分接电路,实现了满足10GBASE-R的10.312 5 Gbit/s数据的1∶4串/并转换,芯片面积1 100 μm×800 μm,在输入单端摆幅为800 Mv,输出负载50 Ω条件下,输出2.578 Gbit/s数据信号电压峰峰值为228 Mv,抖动为 4 ps RMS, 眼图的占空比为55.9%,上升沿时间为58 ps.在电源为 1.8 V时, 功耗为 500 Mw.电路最高可实现13.5 Gbit/s的4路分接.

关键词：万兆以太网、高速分接芯片、CMOS工艺

所属期刊栏目：34

分类号：TN492(微电子学、集成电路（IC）)

资助基金：国家高技术研究发展计划863计划2001AA121074

在线出版日期：2004-08-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：426-429