通用高精度时钟同步单元的设计方案

摘要：

根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案.该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度.根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证.测试结果表明,基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内.

关键词：同步时钟、守时、时钟内插、余数补偿、通用、IP核、片上系统

所属期刊栏目：38

分类号：TM761(输配电工程、电力网及电力系统)

资助基金：国家自然科学基金资助项目61376025,61774086;江苏省自然科学基金资助项目BK20160806

在线出版日期：2019-01-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：218-223