基于FPGA的成像声纳处理机的设计与实现

摘要：

给出了一种成像声纳处理机硬件电路设计与FPGA各模块程序设计,介绍了该处理机硬件平台各模块电路设计,同时利用Verilog HDL语言和FPGA IP Core相结合的方式实现成像声纳的发射与接收控制模块功能来满足系统的需求.根据成像声纳系统需求,通过上位机选择发射模式,下发指令控制发射波形,来产生探测声纳发射信号,之后通过对A/D芯片的控制,并对采集数据进行打包编码,使用UDP协议通过千兆网电路上传到干端上位机进行数据处理,实现实时水下成像.

关键词：FPGA、UDP、声纳、Verilog HDL

所属期刊栏目：42

分类号：TB565(声学工程)

在线出版日期：2019-04-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：24-28