10.3969/j.issn.1008-1151.2011.07.006
基于FPGA的一种改进型全数字锁相环设计与实现
文章介绍了全数字锁相环的基本结构与工作原理,提出了采用改进型数字鉴频鉴相器与数字环路滤波器实现全数字锁相环的方法,采用Verilog硬件描述语言进行建模,并运用ModelSim软件进行时序仿真和FPGA进行验证。
ADPLL、鉴频鉴相器、环路滤波器、FPGA
TN911.8
2012-04-21(万方平台首次上网日期,不代表论文的发表时间)
共2页
18-19
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10.3969/j.issn.1008-1151.2011.07.006
ADPLL、鉴频鉴相器、环路滤波器、FPGA
TN911.8
2012-04-21(万方平台首次上网日期,不代表论文的发表时间)
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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