基于cycloneⅡ的高速异步串行接口的实现

摘要：

文章首先介绍了系统的总体结构,然后详细论述了系统各个组成部分的原理和工作过程,主要论证了如何利用锁相环进行5倍采样从而实现位同步和串并转换,然后用FIFO来实现时钟域的转换,外加一些必要的设置,最终实现了利用现场可编程逻辑器件cycIoneⅡ对150M数据正确的接收和转发.

关键词：并串\串并转换、住同步、锁相环、Verilog HDL

分类号：TP303(计算技术、计算机技术)

在线出版日期：2008-05-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：65-66