10.3969/j.issn.1672-9560.2005.12.015
虚拟逻辑分析仪控制电路的设计与实现
介绍一种基于虚拟仪器技术的逻辑分析仪控制电路的设计和Verilog HDL的实现方法.概述虚拟逻辑分析仪的系统总体结构和工作原理,详述控制电路的设计和部分功能模块,给出时钟选择、触发识别与存储控制的Verilog HDL的设计代码,并给出了顶层模块仿真图.
逻辑分析仪、虚拟仪器、CPLD、Verilog HDL、仿真
24
TN7(基本电子电路)
2006-01-12(万方平台首次上网日期,不代表论文的发表时间)
共3页
56-58