全数字硬件化锁相环参数分析与设计

摘要：

基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计.全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述.本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律.仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强.

关键词：锁相环、全数字化、硬件化、现场可编程逻辑阵列

所属期刊栏目：30

分类号：TM315(电机)

资助基金：博士点基金20130009120032;中央高校基本科研业务费2013JBM084

在线出版日期：2015-05-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：172-179