10.3969/j.issn.1002-1388.2002.03.026
基于CPLD的虚拟智能频率计的VHDL设计
介绍以CPLD为虚拟频率计核心,通过MAX+PLUS Ⅱ开发平台,在Windows 9 5/9 8下用Delphi5.0实现操作界面,由PC机中CPU对外周期信号实现10-5精度的智能化频率测量的VHDL设计思想和实现方案.
CPLD、智能化、VHDL、虚拟仪器
TP1(自动化基础理论)
2004-04-23(万方平台首次上网日期,不代表论文的发表时间)
共2页
41-42
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10.3969/j.issn.1002-1388.2002.03.026
CPLD、智能化、VHDL、虚拟仪器
TP1(自动化基础理论)
2004-04-23(万方平台首次上网日期,不代表论文的发表时间)
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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