10.3969/j.issn.1001-1390.2002.08.010
VHDL语言逻辑综合的研究
VHDL语言的逻辑综合就是将较高抽象层次的描述自动转换到较低抽象层次描述的一种方法.本文对VHDL语言综合进程作了详细的讨论,认为综合过程就是将RTL级描述、对设计的电路约束和属性及工艺库这些输入产生一个优化的门级网表.
VHDL、逻辑综合、描述
39
TP312(计算技术、计算机技术)
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
共4页
36-38,57
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10.3969/j.issn.1001-1390.2002.08.010
VHDL、逻辑综合、描述
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TP312(计算技术、计算机技术)
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
共4页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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