QC-eIRA码的构造及其变码率编码器FPGA实现

摘要：

针对非规则重复累积码(extended irregular repeat-accumulate,eIRA)校验矩阵中H1矩阵的随机性,提出采用有限域构造H1矩阵的方法,并构造出了几种高码率码型.新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes,QC-LDPC)的特点.仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能.基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码.

关键词：QC-LDPC码、eIRA码、变码率编码

所属期刊栏目：32

分类号：TN911.22

资助基金：陕西省科研基金项目;西安明德理工学院科研基金

在线出版日期：2020-10-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：752-758