基于QR码构造的QC-LDPC码译码器设计与实现

摘要：

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多.设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器.该译码器采用分层修正最小和算法(layered normalized min-sun algo-rithm,LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory,RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度.在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s.

关键词：准循环低密度奇偶校验码、分层最小和译码算法、译码器

所属期刊栏目：32

分类号：TN911.22

资助基金：国家自然科学基金 61771081

在线出版日期：2020-06-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：419-425