高效低复杂度的QC-LDPC码全并行分层结构译码器

摘要：

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.

关键词：准循环低密度奇偶校验码、并行分层、最小和算法、现场可编程门阵列(FPGA)

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分类号：TN911.22

资助基金：国家自然科学基金61302095,61401165;华侨大学研究生科研创新能力培育计划项目The National Natural Science Foundation of China61302095,61401165;The Huaqiao University Graduate Re-search and Innovation Ability Training Program Funded Projects

在线出版日期：2018-07-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：354-361