基于原模图LDPC码的联合信源信道译码器的硬件实现

摘要：

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.

关键词：联合信源信道译码器(JSCD)、原模图LDPC码、准循环扩展、FPGA

所属期刊栏目：27

分类号：TN92

资助基金：国家自然科学基金61271241, 61102134;福建省自然科学基金2014J01248;The National Natural science Foundation of China61271241,61102134;The Natural Science Foundation of Fujian2014J01248

在线出版日期：2016-02-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：775-780