面向磁记录信道的原模图LDPC码译码器的FPGA设计

摘要：

针对传统原模图低密度奇偶校验(low density parity check,LDPC)码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器.该译码器信息更新采用基于TDMP(turbo decoding message passing)分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略.硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码.

关键词：磁记录信道、原模图LDPC码、准循环扩展、提前终止迭代策略、低资源消耗

所属期刊栏目：25

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61271241;The National Natural Science Foundation of China61271241

在线出版日期：2016-01-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：788-794