准循环LDPC码低存储量译码器设计与实现

摘要：

研究了准循环低密度奇偶校验 (quasi-cyclic low density parity check, QC-LDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案.充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能.基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果.按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器.FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡.

关键词：准循环LDPC码、归一化最小和算法、现场可编程门阵列(FPGA)实现

所属期刊栏目：22

分类号：TN911.22

在线出版日期：2011-03-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：771-774