自适应码率QC-LDPC码编码器的FPGA实现

摘要：

准循环低密度奇偶校验码(QC-LDPC codes)相比其他的LDPc码具有简单的编码结构,拥有较好的应用前景.通过构造校验矩阵设计了不同码率和不同帧长的具有系统结构的QC-LDPC码,并分析了这些码的性能,随后将编码过程分阶段引入主从控制模块及复用基本SRAA组,设计了变码率和变帧长的编码器,并用Verilog HDL语言在Spartan 3 3s1500fg676芯片上实现了编码器的设计.综合报告表明:在使用适中的硬件资源情况下,系统最大频率达到了174.856 MHz,能满足高速编码的要求.

关键词：编码器、现场可编程门阵列、变码率、准循环低密度奇偶校验码

所属期刊栏目：20

分类号：TN911.22

资助基金：教育部新世纪优秀人才支持计划项目NCET04-0601;福建省科技重点项目2006H0039;重庆市自然科学基金项目CSTC2007BB2387

在线出版日期：2008-12-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：534-537,548