DVB-S2系统中LDPC编码的FPGA实现
分析了DVB-S2中LDPC码的特点,给出了一种面向FPGA的LDPC码编码实现方案,并采用Verilog HDL语言在Viaex 4 xe4vlx60芯片上实现了该编码器的设计,设计采用多个BlockRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度.综合结果表明:该编码器的吞吐量约为49.95 Mbit/s,在占用资源较少的情况下满足了DVB-S2标准的要求.
DVB-S2、低密度奇偶校验码、FPGA
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TN911
教育部新世纪优秀人才支持计划项目NCET-04-0601;福建省科技重点项目2006H0039;重庆市科委自然科学基金项目CSTC,2007BB2387
2008-09-16(万方平台首次上网日期,不代表论文的发表时间)
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