Verilog HDL语言的AES密码算法FPGA优化实现

摘要：

AES密码算法是目前广泛使用的一种加密算法.为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用.具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算.详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证.实验结果表明,优化后的AES算法在Xilinx Virtex V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上.

关键词：AES算法、Verilog HDL、FPGA实现

所属期刊栏目：37

分类号：TP309.7(计算技术、计算机技术)

资助基金：国家自然科学基金资助项目61133005;湖南省教育厅青年资助项目11B018;湖南省博士后基金资助项目897203005;衡阳师范学院产学研基金项目12CXYZ01.

在线出版日期：2014-09-01（万方平台首次上网日期，不代表论文的发表时间）

页码：56-64