基于FPGA快速中值滤波算法的硬件实现

摘要：

针对传统中值滤波排序量多、速度慢的缺点,充分利用FPGA并行性的特点,采用以资源换取速度的思路,提出了一种基于FPGA的改进中值滤波算法.通过2个FIFO和7个寄存器可以形成包含9个像素的3x3移动窗口.窗口中的每一个数据独立运算,每一个数据均有两个变量,小于该数的个数以及等于该数的个数.结合中值在有序序列中处于中间位置这一特殊性判断该值是否为中值.独立运算的优势在于彼此间的计算互不关联,根据每个数据的两个变量值判断该值是否为中值.实验结果表明:该算法将计算中值的时钟周期数降至1个,从而达到了快速抑制噪声的目的.该设计对于实时图像预处理具有一定的工程参考及应用价值.

关键词：有序序列、中值滤波、FPGA、图像预处理

所属期刊栏目：41

分类号：TN957.52

在线出版日期：2018-11-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：97-100,115