面向端到端目标检测神经网络的高效硬件加速系统设计

摘要：

针对神经网络目标检测系统在硬件资源受限与功耗敏感的边缘计算设备中应用的问题,提出了一种基于现场可编程门阵列(FPGA)实现的YOLOv3-Tiny神经网络目标检测硬件加速系统.利用网络结构重组、层间融合与动态数值量化,缩减YOLOv3-Tiny网络规模.基于通道并行与权值驻留硬件加速算法、紧密流水线处理流程与硬件运算单元复用,提升硬件资源利用效率.所设计的端到端目标检测加速系统被部署在UltraScale+XCZU9EG FPGA上,达到了96.6 GOPS的吞吐量与17.3 FPS的检测帧率,功耗为4.12 W,并具有0.32 GOPS/DSP与2.68 GOPS/kLUT的硬件资源利用效率.在保持高效准确目标检测能力的同时,硬件资源利用效率优于其他已有的YOLOv3-Tiny目标检测硬件加速器.

关键词：硬件加速、目标检测、现场可编程门阵列、端到端、YOLO算法

所属期刊栏目：42

分类号：TN47(微电子学、集成电路（IC）)

资助基金：重庆市自然科学基金资助项目cstc2021jcyj-msxmX1096

在线出版日期：2022-12-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：1312-1320