一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

摘要：

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器(SAR ADC).采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度.应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比(SNDR).在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.

关键词：2 bit/cycle、逐次逼近型模数转换器、噪声整形

所属期刊栏目：42

分类号：TN432(微电子学、集成电路（IC）)

在线出版日期：2022-05-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：536-542