基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

摘要：

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构. 该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗. 在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍. 在现场可编程门阵列(FPGA) XC4VLX25-10SF363上实现了两路并行的多码率LDPC编码器. 经实验测试表明,编码器工作稳定,处理速率高达328Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.

关键词：DVB-S2标准、低密度奇偶校验(LDPC)码、编码器、现场可编程门阵列(FPGA)

所属期刊栏目：28

分类号：TN911.22

资助基金：国家部委预研项目02X0530XX

在线出版日期：2008-11-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：813-816,821