基于EDT的扫描测试压缩电路优化方法

摘要：

为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法.结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9～6.4倍,测试时间减少了3.8～6.2倍,跳变延时故障的测试数据容量减少了4.1～5.4倍,测试时间减少了3.8～5.2倍.所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计.

关键词：可测试性设计(DFT)、扫描测试压缩、测试数据容量、测试时间、嵌入式确定性测试(EDT)、自动测试向量生成(ATPG)

所属期刊栏目：46

分类号：TN47(微电子学、集成电路（IC）)

在线出版日期：2020-09-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：1601-1609