多码率RS码部分并行译码结构设计

摘要：

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Programmable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.

关键词：通信编码、硬件、Reed-Solomon码、多码率、现场可编程逻辑阵列

所属期刊栏目：36

分类号：TN91

在线出版日期：2017-01-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：845-848,852