CABAC算术编码器硬件优化实现

摘要：

为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309 MHz,并且每个时钟周期处理一个编码符号.

关键词：算术编码、上下文自适应二进制算术编码器、硬件结构、现场可编程门阵列

所属期刊栏目：35

分类号：TP311(计算技术、计算机技术)

资助基金：国家自然科学基金;国家高技术研究发展计划（863计划）;新世纪优秀人才支持计划

在线出版日期：2017-01-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：678-682