一种多码率QC-LDPC码译码结构设计与实现

摘要：

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7 Kbit长度多码率 LDPC 码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用 Altera 公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于 0.8 码率 LDPC 码单独译码的硬件资源实现了3种码率码字的译码.

关键词：低密度奇偶校验码、置信概率传播译码方法、多码率

所属期刊栏目：34

分类号：TN911.22

在线出版日期：2008-06-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：435-438