单器件时钟负载限制竞争RAM锁存器设计

摘要：

提出一种新型RAM锁存器,通过引入并行充电支路,可避免开关电流和充电速度之间的矛盾.与传统结构相比,新结构不仅能提高充电速度,而且能降低短路功耗.此外,新结构中时钟负载只有一个MOS管,能有效降低时钟功耗.Hspice仿真结果表明,新的RAM n-锁存器和p-锁存器速度分别提高12.8％和25.5％,功耗延迟积分别降低19.8％和26.9％.

关键词：RAM型锁存器、高速低功耗、低时钟负载、竞争约束

所属期刊栏目：50

分类号：TN47(微电子学、集成电路（IC）)

在线出版日期：2017-01-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：685-689