10.3321/j.issn:0479-8023.2006.03.017
对加法器CCS进位链的改进
介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较.对这两种电路结构在同样的条件下用SPICE模拟.从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%.
进位链、加法器、CCS、CSS、传输延迟时间
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TP3(计算技术、计算机技术)
2006-09-11(万方平台首次上网日期,不代表论文的发表时间)
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