2.488 Gbit/s时钟数据恢复电路的设计

摘要：

利用Cadence集成电路设计软件,基于SMIC 0.18 μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路.该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换.整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成.后仿真结果表明,系统电源电压为1.8V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566 μm×448μm.

关键词：时钟数据恢复(CDR)电路、双环路结构、锁相环(PLL)、压控振荡器(VCO)、相位抖动

所属期刊栏目：42

分类号：TN432;TN710(微电子学、集成电路（IC）)

资助基金：广西壮族自治区高等学校项目2016-2017;2016-02-08

在线出版日期：2017-06-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：340-346,357