杂质分凝技术对肖特基势垒高度的调制

摘要：

为降低金属或金属硅化物源漏与沟道的肖特基势垒高度以改善肖特基势垒源漏场效应晶体管(SBSD-MOSFET)的开关电流比(Ion/Ioff),采用硅化诱发杂质分凝技术(SIDS)调节NiSi/n-Si肖特基二极管(NiSi/n-Si SJD)的肖特基势垒高度,系统地研究了SIDS工艺条件如杂质注入剂量、注入能量和硅化物形成工艺对肖特基势垒高度调节的影响.实验结果表明,适当增加BF2杂质的注入剂量或能量均能显著提高有效电子势垒高度(φBn,eff),也即降低了有效空穴势垒高度(φBp,eff),从而减小反向偏置漏电流.同时,与传统的一步退火工艺相比,采用两步退火工艺形成NiSi也有利于提高有效电子势垒高度,减小反向漏电流.最后,提出了一种优化的调制肖特基势垒高度的SIDS工艺条件.

关键词：肖特基势垒高度、NiSi/n-Si肖特基二极管、硅化诱发杂质分凝技术、镍硅化物、金属-半导体接触

所属期刊栏目：38

分类号：TN386.3(半导体技术)

资助基金：中国科学院微电子器件与集成技术重点实验室课题资助项目

在线出版日期：2013-03-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：55-59