32位高速浮点乘法器优化设计

摘要：

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器.采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积.对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns.

关键词：浮点乘法器、Booth编码、4-2压缩器、超前进位加法器

所属期刊栏目：32

分类号：TN332.22(半导体技术)

资助基金：国防重点实验室基金51433020105DZ6802

在线出版日期：2007-11-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：871-874