基于Verilog-XL的传输晶体管逻辑模拟

摘要：

随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要.模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具.

关键词：集成电路、模拟、传输晶体管、Verilog硬件描述语言

所属期刊栏目：27

分类号：TN407(微电子学、集成电路（IC）)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：38-41